Kamis, 20 November 2025

Laporan Akhir 3 Modul 3

 



1. Jurnal [kembali]

2. Alat dan bahan [kembali]

Gambar 1.1 DL2203C Module D’Lorenzo

Gambar 1.2 DL2203S Module D’Lorenzo

Gambar 1.3 Jumper

  1. Panel DL 2203C.
  2. Panel DL 2203S.
  3. Panel DL 2203D
  4. Jumper.
  5. Laptop.
  6. Software Proteus ver minimal 8.17

3. Rangkaian Simulasi [kembali]


4. Prinsip Kerja Rangkaian [kembali]

SISO (Serial In - Serial Out) Pada mode ini, data biner dimasukkan satu per satu (bit demi bit) dan dikeluarkan satu per satu pula. Sakelar kontrol mode S0 dan S1 harus diatur ke mode geser (misalnya Shift Right: S1=Low, S0=High). Data input dimasukkan melalui sakelar SR (Serial Right). Setiap kali sinyal clock (CLK) diberikan, bit data akan masuk ke Q0 dan bergeser ke arah Q3. Output data serial diambil dari kaki Q3 (bit terakhir), sehingga data yang masuk secara berurutan akan keluar secara berurutan setelah melewati antrean 4 flip-flop.

SIPO (Serial In - Parallel Out) Prinsip pemasukan data pada mode ini sama persis dengan SISO, yaitu sakelar mode diatur untuk menggeser data (misalnya Shift Right), dan data dimasukkan satu per satu melalui pin SR. Namun, perbedaannya terletak pada cara pengambilan data keluaran. Alih-alih menunggu data keluar di ujung antrean, output dibaca secara serentak melalui indikator Q0, Q1, Q2, dan Q3. Setelah 4 pulsa clock, register akan terisi penuh, dan data yang tadinya masuk berurutan dapat langsung dibaca secara bersamaan sebagai data paralel 4-bit.

PISO (Parallel In - Serial Out) Mode ini bekerja dalam dua tahap yang melibatkan perubahan sakelar S0 dan S1. Tahap pertama adalah pemuatan data: S1 dan S0 diatur ke logika High (Parallel Load), sehingga data dari sakelar D0–D3 masuk secara serentak ke dalam register saat ada clock. Tahap kedua adalah pengiriman data: S1 dan S0 diubah ke mode geser (Shift Right). Data yang sudah tersimpan di dalam tadi kemudian didorong keluar satu per satu melalui pin output terakhir (Q3) setiap kali clock berdetak, mengubah format data paralel menjadi serial.

PIPO (Parallel In - Parallel Out) Pada mode ini, rangkaian berfungsi sebagai register penyimpan data sementara yang sangat cepat. Sakelar kontrol S0 dan S1 diatur ke logika High (Parallel Load). Saat pulsa clock diberikan, data logika dari sakelar input D0–D3 akan disalin secara langsung dan serentak ke pin output Q0–Q3. Data masuk secara bersamaan dan keluar (ditampilkan) secara bersamaan pula dalam satu siklus waktu, tanpa melalui proses pergeseran bit.

5. Video Rangkaian [kembali] 


6. Analisa [kembali] 



7. Download [kembali]
di Tidak ada komentar:

Laporan Akhir 2 Modul 3

 



1. Jurnal [kembali]



2. Alat dan bahan [kembali]

Gambar 1.1 DL2203C Module D’Lorenzo

Gambar 1.2 DL2203S Module D’Lorenzo

Gambar 1.3 Jumper

  1. Panel DL 2203C.
  2. Panel DL 2203S.
  3. Panel DL 2203D
  4. Jumper.
  5. Laptop.
  6. Software Proteus ver minimal 8.17

3. Rangkaian Simulasi [kembali]

Percobaan 2a

Percobaan 2b

4. Prinsip Kerja Rangkaian [kembali]

Percobaan 2a: 

Rangkaian ini bekerja menggunakan prinsip pencacah sinkron naik/turun (synchronous up/down counter) dengan fitur presettable berbasis IC 74193, yang memungkinkan nilai awal hitungan diatur secara manual (tidak harus mulai dari nol). Melalui sakelar-sakelar data input, pengguna dapat menentukan kombinasi biner tertentu yang akan langsung dimuat ke output (H0-H7) ketika kaki Parallel Load ($\overline{PL}$) diaktifkan dengan logika rendah (active low). Setelah data dimuat, rangkaian dapat berfungsi sebagai pencacah yang nilai outputnya bertambah atau berkurang satu digit setiap kali kaki Count Up (UP) atau Count Down (DN) menerima pulsa clock, sementara sakelar yang terhubung ke kaki Master Reset (MR) berfungsi sebagai kontrol prioritas untuk mengembalikan seluruh hitungan ke nol secara instan (asinkron).

Percobaan 2b:

Rangkaian ini menerapkan prinsip pencacah sinkron dengan kendali arah berbasis gerbang logika (gated clock steering), di mana dua gerbang NOR (U3 dan U4) berfungsi sebagai sakelar elektronik untuk mengarahkan sinyal clock masuk ke pin Count Up (UP) atau Count Down (DN) pada IC 74193. Arah hitungan ditentukan oleh kombinasi logika pada sakelar B2 dan B3; misalnya, jika sakelar B2 memberikan logika rendah (low) sementara B3 tinggi, gerbang U3 akan meneruskan sinyal clock ke pin UP sehingga terjadi pencacahan naik, dan sebaliknya untuk pencacahan turun. Uniknya, kedua IC (U1 dan U2) dirangkai secara paralel penuh—menerima data preset (B4-B7), sinyal reset (B0), load (B1), dan pulsa pencacahan yang sama persis—sehingga kedua blok ini akan bekerja serentak menampilkan nilai output yang identik pada H0-H3 dan H4-H7.

5. Video Rangkaian [kembali] 

Percobaan 2a

Percobaan 2b

6. Analisa [kembali] 




7. Download [kembali]
di Tidak ada komentar:

Laporan Akhir 1 Modul 3

 



1. Jurnal [kembali]

2. Alat dan bahan [kembali]

Gambar 1.1 DL2203C Module D’Lorenzo

Gambar 1.2 DL2203S Module D’Lorenzo

Gambar 1.3 Jumper

  1. Panel DL 2203C.
  2. Panel DL 2203S.
  3. Panel DL 2203D
  4. Jumper.
  5. Laptop.
  6. Software Proteus ver minimal 8.17

3. Rangkaian Simulasi [kembali]

Percobaan 1a

Percobaan 2b

4. Prinsip Kerja Rangkaian [kembali]

Percobaan 1a:

Rangkaian ini bekerja sebagai penghitung asinkron (ripple counter) yang memanfaatkan IC pencacah (seperti 74LS90 sebagai decade counter dan 7493 sebagai 4-bit binary counter) di mana sinyal clock eksternal hanya memicu flip-flop bit paling rendah (LSB) secara langsung. Selanjutnya, output dari setiap flip-flop tersebut akan berfungsi sebagai sinyal clock pemicu untuk flip-flop tingkat berikutnya secara berantai (estafet), sehingga perubahan logic pada output (ditampilkan oleh indikator H0–H7) tidak terjadi secara serentak melainkan bergelombang (asinkron). Sakelar-sakelar (B0–B5) pada rangkaian berfungsi sebagai kontrol input untuk mengatur kondisi reset (mengembalikan hitungan ke nol) pada masing-masing IC pencacah tersebut.

Percobaan 1b:

Rangkaian ini bekerja dengan prinsip pencacah bertingkat (cascaded counter), di mana IC U6 (74LS90, decade counter) berfungsi sebagai tahap pertama yang output bit tertingginya (Q3) dihubungkan langsung ke input clock (CKA) dari IC tahap kedua, yaitu U5 (7493, 4-bit binary counter). Dalam konfigurasi ini, IC U5 baru akan menaikkan hitungannya setiap kali IC U6 menyelesaikan satu siklus penuh atau mengalami transisi high-to-low pada MSB-nya, sehingga kapasitas hitungan total rangkaian menjadi jauh lebih besar gabungan dari kedua IC tersebut. Koneksi internal jumper dari output Q0 ke input CKB pada masing-masing IC memastikan seluruh flip-flop di dalam chip terpakai untuk mencacah, sementara sakelar-sakelar eksternal (B0-B5) tetap berfungsi sebagai kontrol asinkron untuk melakukan reset (mengembalikan ke 0) pada sistem hitungan.

5. Video Rangkaian [kembali] 


6. Analisa [kembali] 



7. Download [kembali]
di Tidak ada komentar:

Senin, 17 November 2025

TP 2 Modul 3

 




MODUL 3

TUGAS PENDAHULUAN 2 


1. Kondisi [kembali]

Percobaan 2 Kondisi 14:

Buatlah rangkaian seperti gambar percobaan 2.b, ubah gerbang logika menjadi gerbang logika XOR.

2. Gambar Rangkaian Simulasi [kembali]

3. Video Simulasi [kembali]


4. Prinsip Kerja Rangkaian [kembali]


5. Link Download [kembali]


di Tidak ada komentar:

TP 1 Modul 3

 




MODUL 3

TUGAS PENDAHULUAN 1 


1. Kondisi [kembali]

Percobaan 1 Kondisi 8:

Buatlah rangkaian seperti gambar percobaan 1, ganti probe dengan seven segment common katoda

2. Gambar Rangkaian Simulasi [kembali]

3. Video Simulasi [kembali]


4. Prinsip Kerja Rangkaian [kembali]


5. Link Download [kembali]


di Tidak ada komentar:

Modul 3: Counter dan Shift Register

 




MODUL 3

COUNTER DAN SHIFT REGISTER

    

1. Tujuan [kembali]

  1. Merangkai dan menguji operasi logika dari Counter Asyncron dan Counter Syncronous.
  2. Merangkai dan menguji aplikasi dari sebuah Counter.
  3. Merangkai dan menguji aplikasi dari sebuah Shift Register

2. Alat dan Bahan [kembali]

Gambar 1.1 DL2203C Module D’Lorenzo

Gambar 1.2 DL2203S Module D’Lorenzo

Gambar 1.3 Jumper

  1. Panel DL 2203C.
  2. Panel DL 2203S.
  3. Panel DL 2203D
  4. Jumper.
  5. Laptop.
  6. Software Proteus ver minimal 8.17

3. Dasar Teori [kembali]

3.3.1 Counter

Counter adalah sebuah rangkaian sekuensial yang mengeluarkan urutan state-state tertentu, yang merupakan aplikasi dari pulsa-pulsa inputnya. Pulsa input dapat berupa pulsa clock atau pulsa yang dibangkitkan oleh sumber eksternal dan muncul pada interval waktu tertentu. Counter banyak digunakan pada peralatan yang berhubungan dengan teknologi digital, biasanya untuk menghitung jumlah kemunculan sebuah o kejadian/event atau untuk menghitung pembangkit waktu. Counter yang mengeluarkan urutan biner dinamakan Biner Counter. Sebuah n-bit binary counter terdiri dari n buah flip- flop, dapat menghitung dari 0 sampai 2n - 1 . Counter secara umum diklasifikasikan atas counter asyncron dan counter syncronous.

3.3.1.1 Counter Asyncronous

Counter Asyncronous disebut juga Ripple Through Counter atau Counter Serial (Serial Counter), karena output masing-masing flip-flop yang digunakan akan bergulingan (berubah kondisi dan “0” ke “1”) dan sebaliknya secara berurutan atau langkah demi langkah, hal ini disebabkan karena hanya flipflop yang paling ujung saja yang dikendalikan oleh sinyal clock, sedangkan sinyal clock untuk flip-flop lainnya diambilkan dan masing-masing flip-flop sebelumnya.



3.3.1.2 Counter Syncronous

Counter syncronous disebut sebagai Counter parallel, output flip-flop yang digunakan bergulingan secara serempak. Hal ini disebabkan karena masingmasing flip- flop tersebut dikendalikan secara serempak oleh sinyal clock.


3.3.2 Shift Register

Register geser (Shift Register) merupakan salah satu piranti fungsional yang banyak digunakan dalam sistem digital. Tampilan pada layar kalkulator dimana angka bergeser ke kiri setiap kali ada angka baru yang diinputkan menggambarkan karakteristik register geser tersebut. Register geser ini terbangun dari flip-flop. Register geser dapat digunakan sebagai memori sementara, data yang tersimpan didalamnya dapat digeser ke kiri atau ke kanan. Register geser juga dapat digunakan untuk mengubah data seri ke paralel atau data paralel ke seri. Ada empat tipe register yang dapat dirancang dengan kombinasi masukan dan keluaran dan kombinasi serial atau paralel :

1. Serial in serial out (SISO)

Pada register SISO, jalur masuk data berjumlah satu dan jalur keluaran juga berjumlah satu. Pada jenis register ini data mengalami pergeseran, flip flop pertama menerima masukan dari input, sedangkan flip-flop kedua menerima masukan dari flip-flop pertama dan seterusnya


2. Serial in paralel out (SIPO)

Register SIPO, mempunyai satu saluran masukan saluran keluaran sejumlah flip-flop yang menyusunnya. Data masuk satu per satu (secara serial) dan dikeluarkan secara serentak (secara paralel). Pengeluaran data dikendalikan oleh sebuah sinyal kontrol. Selama sinyal kontrol tidak diberikan, data akan tetap tersimpan dalam register.


3. Paralel In Serial Out (PISO)

Register PISO, mempunyai jalur masukan sejumlah flip-flop yang menyusunnya, dan hanya mempunyai satu jalur keluaran. Data masuk ke dalam register secara serentak dengan di kendalikan sinyal kontrol, sedangkan data keluar satu per satu (secara serial).


Register PIPO, mempunyai jalur masukan dan keluaran sesuai dengan jumlah flip flop yang menyusunnya. Pada jenis ini data masuk dan keluar secara serentak



di Tidak ada komentar:
Langganan: Komentar (Atom)

LA 2 Modul 1

  [KEMBALI KE MENU SEBELUMNYA] DAFTAR ISI 1. Prosedur 2. Hardware dan Diagram Blok 3. Rangkaian Simulasi dan Prinsip Kerja ...